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芯片研發成本增加30%~50% 異構集成將成為新發展方向

 摩爾定律是否失效了?近年來，這一討論不絕于耳。隨著芯片工藝技術不斷演進，芯片設計和制造成本都在呈指數級增加，去年開始有兩家大型芯片制造商先后放棄先進工藝研發，同時，先進工藝每一代至少較上一代增加30%~50%的設計成本。

 “技術會繼續發展，芯片集成度會繼續增加，但是像過去那樣提高性能、降低功耗而不增加成本已經不存在了。”近日，在接受第一財經市場調查研究員專訪時，賽靈思中央工程部芯片技術副總裁吳欣告訴市場調查研究員，除了繼續通過晶體管微縮來提高密度之外，異構集成(Heterogeneous Integration，HI)也被認為是增強功能及降低成本的可行方法，是延續摩爾定律的新路徑。

1、2019年H1中國集成電路產業銷售額突破3000億

 近年來，中國已成為帶動全球半導體市場增長的主要動力，多年來市場需求均保持快速增長，以中國為核心的亞太地區在全球半導體市場中所占比重快速提升。根據中國半導體協會公布的數據來看，2018年中國集成電路行業銷售額為6532億元，同比增長20.7%，但受到全球半導體市場下降影響，中國集成電路產業增速有所下降。中國半導體行業協會統計，2019年1-6月中國集成電路產業銷售額為3048.2億元，同比增長11.8%。

2、研發成本越來越高 至少增加30~50%

 芯片行業是典型的人才密集和資金密集型高風險產業，如果沒有大量用戶攤薄費用，芯片成本將直線上升。華為曾向媒體透露7nm的麒麟980研發費用遠超業界預估的5億美元，紫光展銳的一名工作人員則對市場調查研究員表示，(5G Modem)研發費用在上億美元，光流片就特別費錢，還有團隊的持續投入，累計參與項目的工程師有上千人。

 一方面，制造成本不斷攀升。吳欣指出，由于使用多次曝光(multi-patterning)，從20nm開始，芯片制造成本便上升很快。“本來一次曝光，現在兩次：本來一個機臺一天做4000片wafer(晶圓)，現在兩次曝光只能做2000片了。一片晶圓從頭到尾大概需要幾十步的光刻過程，假如光刻占設備成本的一半，有一半都需要兩次曝光，成本就增加了25%。”

 作為芯片制造業中最核心的設備，光刻機也越來越昂貴。“整個業界花了二三十年的時間把EUV(極紫外光)做出來，今后幾代光刻都會使用EUV。一臺EUV光刻機就可能需要2億美金。臺積電、英特爾的新工藝生產線都需要十幾臺這樣的設備。”吳欣告訴市場調查研究員。

 越來越高的費用也讓晶圓代工廠望而卻步。格芯(GlobalFoundries)去年8月正式對外宣布放棄7nm和更先進制程的研發，并調整相應研發團隊來支持強化的產品組合方案。此前，臺聯電也宣布放棄12nm先進制程的投資。

 市場調研公司預測，未來5年有能力投入先進制程的晶圓代工廠只有臺積電、三星和英特爾，在激烈競爭之下，一定會讓定價壓力會一路延燒。

 另一方面，設計成本也不斷上漲，每一代至少增加30~50%的設計成本，主要是“人頭費”。吳欣表示，對于芯片設計而言，此前迭代無需考慮新的工藝問題，“只需了解65nm比90nm小多少，可以直接把90nm上的設計拿到65nm工藝上，重新設計一下馬上就能做，整個過程半年、一年就完成了。但現在7nm和16nm有很多不一樣的地方，不能把16nm的設計直接放到7nm上，從架構到設計到后端都要做很多改變。”

 由于芯片設計越來越復雜，設計的周期和人數都要增加。“過去設計一年現在需要兩年;過去1000人一年，現在2000人兩年，變成四倍了。”對于絕大多數芯片制作廠商而言，這無疑是一個非常大的負擔。

 因此，對于一些超大數據企業紛紛自己造芯的現象，吳欣指出，“這些芯片本身不一定賺錢，但谷歌、百度、阿里巴巴這些數據公司會想做自己的芯片是因為這會讓企業自己的搜索引擎等業務更有效率，在系統層面上能夠享受到好處。”

 但是對于創業企業而言，資本、人才和客戶都存在問題，“即使大如谷歌，做TPU的團隊也并不大，遠不夠設計芯片并維持芯片迭代，需要外包給芯片公司，其他的創業公司又有多少錢和人?”

異構集成成為新潮流 更看重終端應用場景

 在芯片設計和制造成本越來越高的情況下，異構集成作為先進封裝技術越來越受關注，被認為是增加芯片功能，及降低成本的可行方法，也被視為延續摩爾定律的新路徑。

 異構集成主要指將多個單獨制造的部件封裝到一個芯片上，以增強功能性和提高工作性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。通過這一技術，工程師可以像搭積木一樣，在芯片庫里將不同工藝的小芯片組裝在一起。

 吳欣舉例稱，“我們做第一顆異構集成芯片是V2000T。如果當時不用異構集成的話，芯片要大很多。這么大的芯片良率太低，一片12寸的晶圓在當時只能出兩個通過良品測試的芯片。“

 他解釋稱，良率和面積并不是線性關系，而是呈指數關系，“如果把這顆原本很大的芯片切分成四塊，每片晶圓能有100個通過良品測試的裸晶片，再把每四個組成一顆完整的芯片，就可以有25顆芯片。考慮到額外的一些損失，即使損失一半也還剩12顆;對客戶來說，也不需要花6倍的價錢去買。”

 以賽靈思的FPGA產品為例，吳欣告訴市場調查研究員，通過采用異構集成技術，最近幾代FPGA容納的最大邏輯單元數量比起僅靠摩爾定律增加了70%甚至一倍以上。

不過，異構集成在延續摩爾定律的同時也面臨可靠性、散熱、測試難度等多方面的挑戰。

 更復雜的封裝技術意味著測試也更難。常規的芯片測試中，一個芯片測試后進行封裝再進行整體測試。而系統化封裝中，對每個小芯片的性能測試以及整體系統的測試無疑讓芯片測試變得更加復雜。

吳欣指出，異構集成并不簡單，要讓集成的芯片和單片芯片具有一樣的可靠性需要很多工作。

 同時，他強調，異構集成時代更看重終端應用場景，而不是功能越強越好，“以前摩爾定律的黃金時代，芯片工藝從90nm到65nm到40nm，不用想，40nm肯定比65nm要好。 但是異構集成不是這樣，能力越強成本也越高，并不存在哪種技術一定更好，而是說你的產品最適合哪個就去選哪個。”